3 нм процесс - 3 nm process

Изготовление полупроводниковых приборов
Масштабирование MOSFET ( технологические узлы )
010 мкм  - 1971 006 мкм  - 1974 003 мкм  - 1977  1,5 мкм  - 1981 001 мкм  - 1984 800 нм  - 1987 600 нм  - 1990 350 нм  - 1993 г. 250 нм  - 1996 г. 180 нм  - 1999 130 нм  - 2001 090 нм  - 2003 г. 065 нм  - 2005 г. 045 нм  - 2007 032 нм  - 2009 г. 022 нм  - 2012 г. 014 нм  - 2014 010 нм  - 2016 007 нм  - 2018 005 нм  - 2020
Будущее 003 нм  ~ 2022 002 нм  ~ 2024
Полуузлы Плотность CMOS Устройство ( мульти-ворота ) Закон Мура Количество транзисторов Полупроводник Промышленность Наноэлектроника
v т е

В производстве полупроводников , то нм процесс 3 является следующей матрицы термоусадочной после 5-нанометровом полевого МОП - транзистора (металл-оксид-полупроводник полевой транзистор) технологии узла . В 2019 году тайваньский производитель микросхем TSMC планирует запустить в коммерческое производство 3-  нм полупроводниковый узел в 2022 году, за ним последуют его американский аналог Intel в 2023 году и южнокорейский производитель микросхем Samsung в 2024 году. 3-нм процесс Samsung основан на GAAFET (gate-all) -around полевой транзистор) технологии, тип мульти-затвора МОП - технологии, в то время как 3nm процесс TSMC будет по- прежнему использовать FinFET (плавник полевой транзистор) технологии, несмотря на разработку TSMC GAAFET транзисторов. В частности, Samsung планирует использовать собственный вариант GAAFET под названием MBCFET (полевой транзистор с несколькими мостовыми каналами). В технологическом процессе Intel 3 нм (получившем название «Intel 3» без суффикса «нм») будет использоваться усовершенствованная, улучшенная и оптимизированная версия технологии FinFET по сравнению с ее предыдущими технологическими узлами с точки зрения производительности на ватт, использования литографии EUV и мощности и благоустройство территории.

Термин «3 нанометра» не имеет отношения к какой-либо реальной физической характеристике (например, длине затвора, шагу металла или шагу затвора) транзисторов. Это коммерческий или маркетинговый термин, используемый производителями микросхем для обозначения нового, улучшенного поколения кремниевых полупроводниковых чипов с точки зрения повышенной плотности транзисторов, увеличения скорости и снижения энергопотребления. Например, TSMC заявила, что ее 3-нм чипы FinFET снизят энергопотребление на 25-30 процентов при той же скорости, увеличат скорость на 10-15 процентов при той же мощности и увеличат плотность транзисторов примерно на 33 процента по сравнению с предыдущими. Микросхемы FinFET 5 нм.

История

Демонстрации исследований и технологий

В 1985 году исследовательская группа Nippon Telegraph and Telephone (NTT) изготовила устройство MOSFET ( NMOS ) с длиной канала 150 нм и толщиной оксида затвора 2,5 нм. В 1998 году исследовательская группа Advanced Micro Devices (AMD) изготовила устройство MOSFET (NMOS) с длиной канала 50 нм и толщиной оксида 1,3 нм.

В 2003 году исследовательская группа NEC изготовила первые полевые МОП-транзисторы с длиной канала 3 нм, используя процессы PMOS и NMOS . В 2006 году группа из Корейского передового института науки и технологий (KAIST) и Национального центра Nano Fab Center разработала многозатворный полевой МОП - транзистор шириной 3 нм , самое маленькое в мире наноэлектронное устройство, основанное на универсальном затворе ( GAAFET ). технология.

История коммерциализации

В конце 2016 года TSMC объявила о планах строительства завода по производству полупроводниковых узлов размером 5–3 нм с вложениями в размере около 15,7 млрд долларов США.

В 2017 году TSMC объявила о начале строительства завода по производству 3-нм полупроводников в Тайнаньском научном парке на Тайване. TSMC планирует начать серийное производство 3-нм техпроцесса в 2023 году.

В начале 2018 года IMEC (Межвузовский центр микроэлектроники) и Cadence заявили, что они заклеили 3-нм тестовые чипы, используя литографию в крайнем ультрафиолетовом свете (EUV) и иммерсионную литографию на 193 нм .

В начале 2019 года Samsung представила планы по производству 3-нм GAAFET ( затворные полевые транзисторы ) на 3-нм узле в 2021 году с использованием собственной транзисторной структуры MBCFET, в которой используются нанолисты; обеспечивая увеличение производительности на 35%, снижение мощности на 50% и уменьшение площади на 45% по сравнению с 7 нм. Дорожная карта производства полупроводников Samsung также включает продукты на 8, 7, 6, 5 и 4 нм «узлах».

В декабре 2019 года Intel объявила о планах по производству 3-нм технологий в 2025 году.

В январе 2020 года Samsung объявила о производстве первого в мире прототипа 3-нм технологии GAAFET и заявила, что нацелена на массовое производство в 2021 году.

В августе 2020 года TSMC объявила подробности своего 3-нм процесса N3, который является новым, а не улучшением по сравнению с 5-нм техпроцессом N5. По сравнению с процессом N5, процесс N3 должен обеспечивать повышение производительности на 10–15% (1,10–1,15 ×) или снижение энергопотребления на 25–35% (1,25–1,35 ×) при увеличении логики в 1,7 раза. плотности (коэффициент масштабирования 0,58), увеличение плотности ячеек SRAM на 20% (коэффициент масштабирования 0,8) и увеличение плотности аналоговых схем на 10%. Поскольку многие конструкции включают в себя значительно больше SRAM, чем логики (общее соотношение составляет 70% SRAM к 30% логики), ожидается, что усадка кристалла составит всего около 26%. TSMC планирует производство с риском в 2021 году, а объемы производства - во второй половине 2022 года.

Более 3 нм

В ITRS применения (по состоянию на 2017 г.) термины «2.1 нм», «1,5 нм» и «1,0 нм» в качестве общих терминов для узлов после 3 нм. Узлы «2 нанометра» (2 нм) и «14 ангстрем » (14 Å или 1,4 нм) также были (в 2017 г.) предварительно определены An Steegen (из IMEC ) как будущие производственные узлы после 3 нм, с предполагаемыми датами внедрения. примерно до 2024 г. и после 2025 г. соответственно.

В конце 2018 года председатель TSMC Марк Лю предсказал, что масштабирование чипов продолжится до узлов 3 и 2 нм; однако по состоянию на 2019 год другие специалисты по полупроводникам не определились, смогут ли узлы за пределами 3 нм стать жизнеспособными. TSMC начала исследования в области 2-нм в 2019 году. Сообщается, что TSMC, как ожидается, выйдет на производство с 2-нм технологией примерно в 2023 или 2024 году.

В декабре 2019 года Intel объявила о планах по производству 1,4 нм в 2029 году.

В мае 2021 года IBM объявила, что разработала технологию изготовления 2-нм чипов в своем производственном исследовательском центре в Олбани и успешно создала прототип чипа размером с ноготь с более чем 50 миллиардами транзисторов, что соответствует 333 миллионам транзисторов на квадратный миллиметр (при условии, что площадь микросхемы 150 квадратных миллиметров по сообщению IBM). Для сравнения, 3-нм чипы TSMC содержат около 291 миллиона транзисторов на квадратный миллиметр.

В июле 2021 года Intel представила свою дорожную карту технологических узлов с 2021 года. Компания подтвердила свой 2-нм техпроцесс под названием Intel 20A , где буква «A» относится к ангстрему , что соответствует единице измерения, равной 0,1 нанометру. Их новая схема именования привела в соответствие названия продуктов с обозначениями их основных конкурентов. Предполагается, что узел Intel 20A станет их первым узлом, который перейдет от FinFET к транзисторам Gate-All-Around ( GAAFET ); Версия Intel называется RibbonFET. В их дорожной карте на 2021 год запланировано внедрение узла Intel 20A в 2024 году.

использованная литература

дальнейшее чтение

• Лапедус, Марк (21 июня 2018 г.), "Big Trouble At 3nm" , semiengineering.com
• Пэ, Кымджон; Bae, D.-I .; Канг, М .; Hwang, SM; Ким, СС; Seo, B .; Kwon, TY; Ли, Т.Дж.; Moon, C .; Чой, Ю.М.; Oikawa, K .; Masuoka, S .; Чун, Кентукки; Парк, Ш; Шин, HJ; Kim, JC; Бхувалка, KK; Kim, DH; Ким, WJ; Ю, Дж .; Jeon, HY; Ян, MS; Chung, S.-J .; Kim, D .; Ham, BH; Парк, КДж; Kim, WD; Парк, Ш; Песня, G .; и другие. (Декабрь 2018 г.), «3-нм технология GAA с использованием многопозиционных мостовых полевых транзисторов для маломощных и высокопроизводительных приложений», IEEE International Electron Devices Meeting (IEDM) 2018 г. (доклад конференции), стр. 28.7.1–28.7.4, doi : 10.1109 / IEDM.2018.8614629 , ISBN 978-1-7281-1987-8, S2CID  58673284